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SRAM Forum Discussions

yaya_4678691
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CY7C1470V33-167AXI用fpga控制,通过了仿真模型,上板测试写地址对应的写数据挂在dq上,读数据时所有地址的数据都为最后一个地址的写数据,我将zz拉高拉低不处理情形都一样,我用了32位地址总线,多余的dqpa、dqpb、dqpc、dqpd都用IOBUF进行了处理,我的操作分为读 写 nop三个阶段,nop使用deselect方式进行的控制。原理图如附件所示,请您帮助分析一下是哪里出了问题,多谢。

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