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0-VDDAでの 逐次比較レジスタ型ADC 12ビット分解能 – KBA222392- Community Translated (JA)

ChaitanyaV_61
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0-VDDAでの 逐次比較レジスタ型ADC 12ビット分解能 – KBA222392- Community Translated (JA)

Community Translated by HiOm_1802421          Version: **

Translation - English: Successive Approximation Register ADC 12-bit Resolution over 0-VDDA – KBA222392

質問:

0-VDDAの入力範囲のシングルエンド 符号なし モードで動作している場合、PSoC® 4 の逐次比較レジスタ型(SAR) ADCで12ビットの分解能を得るにはどうすればよいですか?

回答:

SAR ADCから12ビットの分解能を得るには、シングルエンドの負入力をVrefに接続します。下表に結果レジスタのカウントの範囲を示します。

シングル/差動

符号あり/なし

シングルエンド 負入力

-入力

+入力

結果レジスタ

シングル

符号あり

Vss

Vss

Vref

Vss

-noise

0x07FF

0x0000

0xFFxx

シングル

符号あり

外部

Vneg

Vneg+Vref

Vneg

Vneg-Vref

0x07FF

0x0000

0xF800

シングル

符号なし

Vref

Vref

2*Vref

Vref

Vss

0x0FFF

0x0800

0x0000

シングル

符号あり

Vref

Vref

2*Vref

Vref

Vss

0x07FF

0x0000

0xF800

差動

符号なし

N/A

Vx

Vx+Vref

Vx

Vx-Vref

0x0FFF

0x0800

0x0000

差動

符号あり

N/A

Vx

Vx+Vref

Vx

Vx-Vref

0x07FF

0x0000

0xF800

Vref Select の値が VDDA/2 に設定されている場合、変換範囲は0からVDDAです。これは完全な12ビット分解能です。

Image.png

SAR ADCは、完全な差動アーキテクチャであり、差動動作モードで12ビットの制度を提供するように最適化されています。SAR ADCの入力範囲は Vn ± Vref です。負入力を固定する事により、SAR ADCをシングルエンドモードで構成できます。負入力がVSSに固定されている場合、正入力の信号がVSSを下回ることは出来ないため、変換は11ビットの精度しかありません。負入力を VDDA/2 に固定すると、0からVDDA の範囲で完全な12ビットの分解能が得られます。

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Last update:
‎Jul 14, 2020 06:41 AM
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