四月 24, 2023
12:22 AM
你好,我在工程中通过USB实现PC和FPGA间的数据传输,在有些时候FPGA将USB端点写满后,PC没办法读出来,每次都要重新插拔USB,想问下怎么修改固件能处理这种情况。
我使用的Slave fifo模式,输入输出端点都配置成了自动模式
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1 解答
四月 24, 2023
02:56 AM
2 回复数
四月 24, 2023
02:56 AM
四月 24, 2023
07:51 PM
谢谢你的回复,这个回答里的方法我不是很会,不过我修改了自己的verilog代码,严格约束了USB接口时序,也算解决了这个问题