使用FPGA+cyusb3014实现loopback传输,参考65974文件根据需求修改了对应的IO管脚,无法成功

公告

大中华汽车电子生态圈社区并入开发者社区- 更多资讯点击此

Tip / 登入 to post questions, reply, level up, and achieve exciting badges. Know more

cross mob
Candicelsw
Level 1
Level 1
First reply posted First question asked Welcome!

您好!我使用的是av6150(芯片为xlinx XC6SLX150,与所给案例中的spartan 6芯片相同)+CYUSB3KIT-003,参考AN65974和AN65974\FPGA Source files\fx3_slaveFIFO2b_xilinx\fpga_slavefifo2b_verilog文件夹中的ISE文件,希望实现USB3.0的回流传输功能。

由于所使用的开发板没有拨码开关,也仅希望FX3工作在loopback模式,因此在提供的ISE工程文件的slaveFIFO2b_fpga_top文件中将mode_p设置为始终工作在loopback状态下,并对UCF文件中对应的引脚进行更滑,最终程序编译通过了,但是出现了4个时序约束问题,实际BULK OUT可以传出数据,但是BULK IN接收数据失败。

1625731993(1).png

请问是否是我所使用的方式有误?所提供的verilog文件是否有更详细的使用说明?

 

或者说,该如何使用FPGA与FX3实现数据的传输?

0 点赞
1 解答
YiZ_31
Moderator
Moderator
Moderator
1000 replies posted 750 replies posted 500 replies posted

这里建议您比对一下GPIF的仿真波形和FPGA的波形是否符合,一般问题都出在这种地方。

YiZ_31_0-1625812995762.png

 

Regards,
Eddie

在原帖中查看解决方案

0 点赞
1 回复
YiZ_31
Moderator
Moderator
Moderator
1000 replies posted 750 replies posted 500 replies posted

这里建议您比对一下GPIF的仿真波形和FPGA的波形是否符合,一般问题都出在这种地方。

YiZ_31_0-1625812995762.png

 

Regards,
Eddie

0 点赞