TraveoII ADC Input Impedance matching

[chme_4646286]

在CYT2B95CA的板子上调试ADC采样时，发现输入信号经过Π型滤波网络后，电压有明显的压降；

datasheet中给出了导通电阻；

按照如下图所述的ADC输入网络，在 ADC输入<0.4V 或 >4.2V时，输入信号经过R2后有明显的压降，压降范围在0.1V~0.2V；

如果有R2阻值改成1K，压降明显变小；

如果参考手册给出的ADC导通阻值，外部电阻远大于导通电阻，理论上不会出现压降；

那在不考虑PCB Layout 阻抗的情况要，要如何设计匹配网络，保证ADC输入阻抗匹配呢？

目前我们使用这个Π型网络，电阻，电容值要调整成多大才能保证输入线路上不会有明显的压降呢？

期待你的答复，谢谢~~

[Alfred_Tsang · Accepted solution]

Hi chme_4646286,

对于输入阻抗，它取决于所需的精度。
采样电压与 ADC 输入源电压电平之间存在 ErrorAN 电压误差，为达到规格内的采样误差，用户需要通过计算选择外部 RC 值。
如需更多信息，请参阅 AN220270 'Hardware design guide for the TRAVEO™ T2G family' 的ADC 部分和 DS。

Thanks