【CYT4BF】如何开启PLL 展频功能

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こんにちは贵司的技术大牛、

想请教一下,如何开启/使用该芯片PLL 的展频功能?有什么详细的步骤或是相关case可以参考吗?

谢谢!

ギャビン

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/TRAVEO-T2G/CYT4BF-%E5%A6%82%E4%BD%95%E5%BC%80%E5%90%AFPLL-%E5%B1%95%E9%A2%91%E5%8A%9F%E8%83%BD/td-p/686511

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1 解決策
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こんにちはギャビン、

关于SSCG功能的setting请参考AN224434:

Janine_Y_0-1706683213652.png

底下也有相关代码可以参考。

ブラジル、

ジャニーン

 

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/TRAVEO-T2G/CYT4BF-%E5%A6%82%E4%BD%95%E5%BC%80%E5%90%AFPLL-%E5%B1%95%E9%A2%91%E5%8A%9F%E8%83%BD/m-p/686657

元の投稿で解決策を見る

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3 返答(返信)
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こんにちはギャビン、

关于SSCG功能的setting请参考AN224434:

Janine_Y_0-1706683213652.png

底下也有相关代码可以参考。

ブラジル、

ジャニーン

 

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/TRAVEO-T2G/CYT4BF-%E5%A6%82%E4%BD%95%E5%BC%80%E5%90%AFPLL-%E5%B1%95%E9%A2%91%E5%8A%9F%E8%83%BD/m-p/686657

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こんにちはジャニーン、

感谢你的回复!

顺便问一下,CYT4BF 可以将某个PLL时钟 (经分频后),引至某个pin 上以判断配置是否准确(类似将该pin 设置成clk_out功能,然后通过某个寄存器进行选择将哪个个时钟源输出到该clk_out上)?若是有这样的功能,相关怎么配置,是否也有参考工程或是代码?

谢谢!

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/TRAVEO-T2G/CYT4BF-%E5%A6%82%E4%BD%95%E5%BC%80%E5%90%AFPLL-%E5%B1%95%E9%A2%91%E5%8A%9F%E8%83%BD/m-p/686735

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こんにちはギャビン。

据我了解,你所说的功能应该是没有,只有一些外设例如SPI 有clk引脚的输出,应该没有单独将某个时钟输出至pin脚上。

ブラジル、

ジャニーン

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/TRAVEO-T2G/CYT4BF-%E5%A6%82%E4%BD%95%E5%BC%80%E5%90%AFPLL-%E5%B1%95%E9%A2%91%E5%8A%9F%E8%83%BD/m-p/686753

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