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TRAVEO™ T2G Forum Discussions

MaKi_350451
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ご担当者様

CYT2B7 datasheet Figure 7-1のclock diagram中の"CLK_GR3"はCYT2B7 datasheet Table 26-10のfc(TCPWM operating frequency)という理解で正しいでしょうか?

また、"PCK_TCPWM_CLOCK"との関係は、同Table 26-10 SID123 Tcres = 1/fc から、CLK_GR3≧PCK_TCPWM_CLOCK という理解で正しいでしょうか?

上記認識が違いましたらCLK_GR3とPCK_TCPWM_CLOCKの関係(規定)についてご教示ください。

宜しくお願い致します。

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RyanZhao
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@MaKi_350451 さん

お世話になっております。返事が遅くなり申し訳ありません。

Arch TRM(002-19314 Rev. *H)のPage-392には、CLK_SYSとPCLK_TCPWM_CLOCKの関係についての記述があります。

此処で言う「CLK_SYS」実には「CLK_GR3」になります。 

".....25.2.2 Clocking
The TCPWM receives a single clock, CLK_PERI. Furthermore, it receives a system clock enable signal clock_sys_en to generate internal CLK_SYS and a counter clock enable signal clock_counter_en for PCLK_TCPWM[x]_CLOCKS[y] of each counter.

Each TCPWM counter can have its own clock source. The only source for the clock is from the configurable peripheral clock dividers generated by the clocking system; see the Clocking System chapter on page 198 for details. To select a clock divider for a particular counter inside a TCPWM, use the CLOCK_CTL register from the PERI register space. In this section the clock to the counter will be called PCLK_TCPWM[x]_CLOCKS[y]. Event generation is performed on the PCLK_TCPWM[x]_CLOCKS[y]. Another clock, CLK_SYS, is used for the pulse width of the output
triggers. CLK_SYS is synchronous to CLK_PERI, but can be divided using CLOCK_CTL from the PERI_GROUP_STRUCT register...."

以上宜しくお願い致します。

Best Regards, Ryan

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RyanZhao
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Infineon Communityにお問合せ頂き、有難うございます。
内容確認のうえ、ご連絡申し上げます。

Best Regards, Ryan

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RyanZhao
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@MaKi_350451 さん

お世話になっております。返事が遅くなり申し訳ありません。

Arch TRM(002-19314 Rev. *H)のPage-392には、CLK_SYSとPCLK_TCPWM_CLOCKの関係についての記述があります。

此処で言う「CLK_SYS」実には「CLK_GR3」になります。 

".....25.2.2 Clocking
The TCPWM receives a single clock, CLK_PERI. Furthermore, it receives a system clock enable signal clock_sys_en to generate internal CLK_SYS and a counter clock enable signal clock_counter_en for PCLK_TCPWM[x]_CLOCKS[y] of each counter.

Each TCPWM counter can have its own clock source. The only source for the clock is from the configurable peripheral clock dividers generated by the clocking system; see the Clocking System chapter on page 198 for details. To select a clock divider for a particular counter inside a TCPWM, use the CLOCK_CTL register from the PERI register space. In this section the clock to the counter will be called PCLK_TCPWM[x]_CLOCKS[y]. Event generation is performed on the PCLK_TCPWM[x]_CLOCKS[y]. Another clock, CLK_SYS, is used for the pulse width of the output
triggers. CLK_SYS is synchronous to CLK_PERI, but can be divided using CLOCK_CTL from the PERI_GROUP_STRUCT register...."

以上宜しくお願い致します。

Best Regards, Ryan

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MaKi_350451
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Ryan-san,

ご回答ありがとうございます。

CLK_GR3(CLK_SYS)は、AN220208, Table16よりTCPWMのOperation clockと理解しています。質問は、このOperation clockとPCLK_TCPWMx_CLOCKSの周波数の関係に制限がないか確認させてください。

繰り返しになりますが、下記の確認をよろしくお願い致します。

「CYT2B7 datasheet Figure 7-1のclock diagram中の"CLK_GR3"はCYT2B7 datasheet Table 26-10のfc(TCPWM operating frequency)という理解で正しいでしょうか?

また、"PCK_TCPWM_CLOCK"との関係は、同Table 26-10 SID123 Tcres = 1/fc から、CLK_GR3≧PCK_TCPWM_CLOCK という理解で正しいでしょうか?」

宜しくお願い致します。

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RyanZhao
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@MaKi_350451 

ご連絡ありがとうございます。

YT2B7 datasheet Table 26-10のfcはperipheral clockになります。このperipheral clockはPCLK_TCPWM_CLOCKということです。

周波数の速さに関しては、CLK_GR3とPCLK_TCPWM_CLOCKの間に強制的な関係はございません。

RyanZhao_0-1671787823424.png

Best Regards, Ryan

 

 

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MaKi_350451
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Ryan san,

ご確認ありがとうございます。

念のための確認ですが、CLK_GR3とPCK_TCPWM_CLOCKの関係に規定がないということですと、

CLK_GR3<PCK_TCPWM_CLOCK の条件でも動作は問題ないということでしょうか?

引き続きよろしくお願い致します。

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RyanZhao
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@MaKi_350451 さん

ご連絡ありがとうございます。

CLK_GR3<PCK_TCPWM_CLOCKの条件でも動作は問題ございません。

以上宜しくお願い致します。

Best Regards, Ryan

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