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SRAM Forum Discussions

GaCh_1398516
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Hello,

我們設計一個使用8顆QDR-II的Memory board。在設計LAYOUT方面參考AN4065 QDR-II Design Guide。但是文件上面沒有提到Data與address的Trace長度需要參考那個部分?

Clock signal 是差動訊號嗎?

是否有Layou的設計文件可以參考?

謝謝

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Roy_Liu
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Hi,

Data與address的Trace長度需要參考"Signal Integrity and Layout Guidelines". 其实最主要的是要做信号完整性仿真,没有严格意义的长度要求,因为和多种因素相关,例如QDR的clock频率,trace width, 电路板布局等。

Clock signal 不是真正的差動訊號, 参考Routing Clocks in QDR/DDR Sync SRAM – KBA89151

Layout参考设计可以到主控器厂家找,例如Xilinx/Altera 都提供详尽的参考设计。

Roy Liu

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Roy_Liu
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Hi,

Data與address的Trace長度需要參考"Signal Integrity and Layout Guidelines". 其实最主要的是要做信号完整性仿真,没有严格意义的长度要求,因为和多种因素相关,例如QDR的clock频率,trace width, 电路板布局等。

Clock signal 不是真正的差動訊號, 参考Routing Clocks in QDR/DDR Sync SRAM – KBA89151

Layout参考设计可以到主控器厂家找,例如Xilinx/Altera 都提供详尽的参考设计。

Roy Liu
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