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PSoC™ 6 の 2 つの独立した MCU コアは、どのようにして個別に命令にアクセスするのですか。

DUAL_SENSOR_BOX_KIT コア PSoC™ 6 命令メモリ アーキテクチャのブロック図はありますか。

どのような条件で、一方のMCUから命令がフェッチされ、もう一方のMCUが待機するのでしょうか。

グレッグ

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/PSoC-6/Where-is-PSoC6-Instruction-Set-Architecture-defined/td-p/681046

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こんにちは

PSoC™ 6 テクニカルリファレンスマニュアルをダウンロードできます

https://documentation.infineon.com/html/psoc6/zrs1651212645947.html?_ga=2.219334553.1263780514.17058...

コアサブシステムに関するアーキテクチャは「アーキテクチャTRM」で記述されています

たとえば、「PSoC™ 6 MCU: CY8C61x4, CY8C62x4 アーキテクチャ テクニカル リファレンス マニュアル (TRM)」を参照してください。

https://www.infineon.com/dgdl/Infineon-PSoC_6_MCU_CY8C61x4_CY8C62x4_Architecture_Technical_Reference...

「セクション B: 4. CPU サブシステム」には、あなたが求めている情報があるかもしれません。

モト

 

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/PSoC-6/Where-is-PSoC6-Instruction-Set-Architecture-defined/m-p/681091

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こんにちは @GrCa_1363456

CM0P コードと CM4 コードはコンパイルされ、フラッシュの別々の領域に配置されます。 メモリの割り当ては、リンカー スクリプトで計画されます。 命令は互いに独立してフェッチされます。 IPCは、コア間で情報交換が行われる場合に、コア間の通信に使用されます。 ユーザーは、アプリケーションのニーズに応じてIPC機能を設定できます。 内部フラッシュ アクセスのように、CM0P コアのみがアクセスできる API はほとんどありません。 フラッシュ書き込み動作を実行すると、CM4は必要な時間ブロックされます。 他のほとんどの操作では、両方のコアが互いに独立して並列に動作します。

私の知る限り、アーキテクチャ TRM には最上位のブロック図しかなく、命令メモリ アクセス接続は示されていません。

マルチコアのインフィニオンマイクロコントローラを使用したアプリケーション開発でサポートが必要な場合は、新しいスレッドを自由に作成してください。

よろしくお願いいたします

バミー・ナラシンハ・シェノイ

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/PSoC-6/Where-is-PSoC6-Instruction-Set-Architecture-defined/m-p/689647

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