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det(output)はclockのrising エッジでリセットされる仕様ですが、d(input)のエッヂとclockのrisingタイミングが同じ、あるいは非常に近いタイミングの場合、det信号は出力されますか?必ずd(input)のエッヂを検出してdet(output)を出力する方法を教えて下さい。よろしくお願いします。
det(output) is reset on the rising edge of clock.When the edge of d(input) and the rising timing of clock are the same or very close,Is there a det signal output?Please tell me how to detect the edges of d(input) without fail and output det(output).
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ご理解の通り、detはdのrisingのタイミングでdetはhighになり、その後のclockのrisingのタイミングでlowになります。そして、dもclock pulseも周期的なものであり、それにより生成されるdetもパルスの長さに前後はあるものの、周期的に生成され、検出されないということはありません。
詳しくは、001-84890 Rev. *Bの Figuire.2 をご参照ください。
Infineon Technologies
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ご理解の通り、detはdのrisingのタイミングでdetはhighになり、その後のclockのrisingのタイミングでlowになります。そして、dもclock pulseも周期的なものであり、それにより生成されるdetもパルスの長さに前後はあるものの、周期的に生成され、検出されないということはありません。
詳しくは、001-84890 Rev. *Bの Figuire.2 をご参照ください。
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