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cross mob
RyYo_1406951
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SPI のTX・RX FIFOの深さですが、以下画像なような認識で間違いないでしょうか?

(通常が"8"で、ByteMode ON時は、"16"という認識です。)

図1.png

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1 Solution
Takashi_M
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FIFOについてですが、BYTE MODEによって変わるのではなく、EZかnon-EZ modeによって変わります。

PSoC 4100S and PSoC 4100S Plus: PSoC 4 Architecture Technical Reference Manual

Section 15.2.5 Easy SPI Protocol のNote、

- non-EZ modeの場合、TXFIFO、RXFIFOに分かれ、それぞれ8エントリー(1エントリー:16bit幅)になります。

- EZ modeの場合、シングルのEZFIFO(8bit幅で32エントリー)になります。

BYTE MODEは1エントリーに付きデータ幅(8bit or 16bit)

PSoC(R) 4100S Plus PSoC 4 Registers Technical Reference Manual

Section 25.1.1 SCB0_CTRL、"BYTE_MODE"を参照ください。

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5 Replies
Takashi_M
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FIFOについてですが、BYTE MODEによって変わるのではなく、EZかnon-EZ modeによって変わります。

PSoC 4100S and PSoC 4100S Plus: PSoC 4 Architecture Technical Reference Manual

Section 15.2.5 Easy SPI Protocol のNote、

- non-EZ modeの場合、TXFIFO、RXFIFOに分かれ、それぞれ8エントリー(1エントリー:16bit幅)になります。

- EZ modeの場合、シングルのEZFIFO(8bit幅で32エントリー)になります。

BYTE MODEは1エントリーに付きデータ幅(8bit or 16bit)

PSoC(R) 4100S Plus PSoC 4 Registers Technical Reference Manual

Section 25.1.1 SCB0_CTRL、"BYTE_MODE"を参照ください。

回答ありがとうございます。

non-EZ modeで使用の場合、画像のようなイメージでよいと認識しました。

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オリジナルのイメージはTXしか記載がありません。

再度ではございますが、non-EZ modeの場合、TXFIFO、RXFIFOに分かれ、それぞれ8エントリー(1エントリー:16bit幅)になります。

言い換えれば8段のFIFOがTX及びRXに用意されます。

また、BYTE MODEは1エントリーに対してのデータ幅(8bit or 16bit)になります。

BYTE MODEを変更することによって、エントリー数(FIFOの段数)が変わるという事ではございません。

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pastedImage_0.png

上記、SPIモジュールデータシートからの抜粋です。

FIFOのエントリー数は変わりませんが、

Bytemode ON時、FIFO depthは"16"になるということで間違いいありませんか?

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申し訳ございません、勘違いしておりました。

Bytemode ON時、FIFO depthは"16"になるということで間違いいありません。

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