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Non Volatile RAM (F-RAM & NVSRAM) Forum Discussions

NaMo_1534561
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FRAMのシミュレーションモデルを使用してQuartus16.1環境にてコンパイルを実施したところ、以下のエラーメッセージとなりました。
Error (10106): Verilog HDL Loop error at FM28V202.v(161): loop must terminate within 5000 iterations
どのように対処すればよいかアドバイスをいただけないでしょうか。


1)FRAMシミュレーションモデルの実装について
Qsysで用意した「Generic Tri-State Controller」の「readdata、writedata、read、write、chipselect、address」信号を同じくQsys上の「Tri-State Conduit Bridge」を介して、Top階層に配置したFRAMシミュレーションモデルに接続しています。

FRAMシミュレーションモデルの「UB、LB」はGND接続しています。

ただエラーメッセージを見る限り、FRAMシミュレーションモデル内のループ回数の記述が違反しているとなっているので、
FRAMシミュレーションモデル側の記述の問題であるように見えました。


「Analysis&Synthesis」のエラー発生ログ
添付 ERR_Message_Log1.txt


2)config.v(124) `define initMemFile "init.dat" をコメントアウトし、
初期化時init.datを読み込むように変更しましたが同様に「Analysis&Synthesis」にてエラーが発生しています。

「Analysis&Synthesis」のエラー発生ログ
添付 ERR_Message_Log2.txt


MPN FM28V202A-TG
https://www.infineon.com/cms/en/search.html#!term=FM28V202&view=all

よろしくお願いいたします。

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RyanZhao
Moderator
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すみません、添付 ERR_Message_Log2.txt内容は空白のようですが、再度ご提供いただけますでしょうか?

Best Regards, Ryan

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Ryanさん

失礼いたしました。エラーログを再送します。

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追加で確認させてください。

追加の質問です。今回のシミュレーションモデルについて、コンパイル環境であるQuarus16.1.2での実績はあるでしょうか?
また、どのバージョンのQuartus環境であればコンパイルに問題がないか、などの情報はありますか?

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