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IPD11DP10NMATMA1のバッテリー充放電のロードスイッチとして使用します。

以下写真のような回路です。

Sakamoto_2-1692687047653.png

ここで、バッテリー未接続で、M2の出力端子とGNDを短絡させる試験をします。

Coutから放電される突入電流に上記FETが故障せず耐えられるか知りたいです。

 

以下写真はコンデンサの放電シミュレーション波形です。

Ronが上記FETのON抵抗です。

Sakamoto_1-1692686487269.png

CoutのESRが不明で、0.5~1Ωの間になると思われます。

0.5Ωの場合、FETのピークの88Aを超えるため故障するのではと思っています。

放電の突入電流が、FETの定格以内か判断する計算方法を教えてください。

 

 

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1 解決策
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@Sakamoto 様、

弊社Communityにお問い合わせいただきありがとうございます。

一般的にMOSFETが安全にご使用いただけるかどうかは、当該状態のVds-IDの遷移の状態がSOAグラフ内に収まっているかどうかで判断されます。SOAにグラフに関しましてはデータシートのP.6 : 安全操作領域をご参照ください。

実回路では寄生容量、寄生インダクタンス等の影響でSOAの範囲を超える可能性が否定できませんのでお勧めはできません。ディスチャージパス等を設けて適切な抵抗値により放電されることを推奨させていただきます。


今回のケースですと、シミュレーションによるVds, Idの遷移は下記のようにプロットされ、条件によっては信頼性に影響を及ぼさない範囲でご使用いただける可能性はございます。SOA中の波形遷移としては(Vds, ID:0A)状態から垂直に立ち上がり、Ronで制限される条件に到達後、Ron制限ラインに沿って(Vds, Id)が遷移いたします。このRon制限ラインは、Tj_maxの状態での値をもとに定義されておりますので、シミュレーションにて使用されている0.089ohmを2.4倍したもので再度シミュレーションを行っていただきますと、このライン内に波形が収まると考えられます。従いまして問題点は放電開始後Ron制限ラインに到達するまでにパッケージリミットである88Aまで達するかどうか、というポイントになります。この点は分圧構成上ESRの大きさが大変重要になり、Vdsの値が大きくなりすぎる場合Ron制限ラインより先にパッケージリミットに達し、SOAのラインを超過することとなります。

TakashiO_0-1692702491418.png

TakashiO_1-1692702559902.png

安全動作領域についての解説につきましては下記の記事などをお目通しいただければ幸いです。

電源スイッチのカスタムSOAダイアグラムはどのように導き出しますか? - KBA234645

何卒、よろしくお願いいたします。

 

元の投稿で解決策を見る

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6 返答(返信)
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タカシ様ご回答ありがとうございます。

短絡のためVdsには分圧された値になる等、勉強になりました。

以下に質問を書きました。お手数ですが再度ご教示お願い致します。

1.今回の短絡でのコンデンサのみの放電で、黄色のRon制限ラインでは故障することは無いということでよろしいでしょうか?

 

2.以下の認識があっているか、ご確認ください

黄色の右側(Vsd≧24V)の領域にて、88Aを超えると故障する。

どんな条件でVsd>24Vになるか考える。

条件1

M1, M2のRon=100mΩの時、ESR=300mΩとすると短絡時のM1(上側FET), M2にかかる電圧は

Vm1 = 58.5 x (100mΩ / (300mΩ + 100mΩ + 100mΩ)) = 11.7V

Vm1 < 24VでRon制限領域のため、この条件ではコンデンサの放電ではSOA領域外に出ることはない。

条件2

M1, M2のRon=100mΩ, ESR=10mΩとすると短絡時のM1(上側FET)にかかる電圧は

Vm1 = 58.5 x (100mΩ / (10mΩ + 100mΩ + 100mΩ)) = 27.8V

Ron制限領域を出るため、Idを計算

ID = 58.5V / ( 100m + 100m + 10m )Ω = 278A ....> 88Aのためこの条件はNG。

 

これらのことからVsd < 24Vになるよう、RonとESRのバランスをとる必要がある。

また、今回は電解コンデンサのため、バランスとしてRon

電解コンデンサ型番:UUX2A470MNL1GS

 

3.短絡時のRonですが、0.089Ωの2.4倍という数字はどこから来た数字でしょうか?

また、質問2のVdsを計算するときに使うべきRon値はどういう値が適正でしょうか?

 

   

 

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@Sakamoto 様、

弊社Communityにお問い合わせいただきありがとうございます。

一般的にMOSFETが安全にご使用いただけるかどうかは、当該状態のVds-IDの遷移の状態がSOAグラフ内に収まっているかどうかで判断されます。SOAにグラフに関しましてはデータシートのP.6 : 安全操作領域をご参照ください。

実回路では寄生容量、寄生インダクタンス等の影響でSOAの範囲を超える可能性が否定できませんのでお勧めはできません。ディスチャージパス等を設けて適切な抵抗値により放電されることを推奨させていただきます。


今回のケースですと、シミュレーションによるVds, Idの遷移は下記のようにプロットされ、条件によっては信頼性に影響を及ぼさない範囲でご使用いただける可能性はございます。SOA中の波形遷移としては(Vds, ID:0A)状態から垂直に立ち上がり、Ronで制限される条件に到達後、Ron制限ラインに沿って(Vds, Id)が遷移いたします。このRon制限ラインは、Tj_maxの状態での値をもとに定義されておりますので、シミュレーションにて使用されている0.089ohmを2.4倍したもので再度シミュレーションを行っていただきますと、このライン内に波形が収まると考えられます。従いまして問題点は放電開始後Ron制限ラインに到達するまでにパッケージリミットである88Aまで達するかどうか、というポイントになります。この点は分圧構成上ESRの大きさが大変重要になり、Vdsの値が大きくなりすぎる場合Ron制限ラインより先にパッケージリミットに達し、SOAのラインを超過することとなります。

TakashiO_0-1692702491418.png

TakashiO_1-1692702559902.png

安全動作領域についての解説につきましては下記の記事などをお目通しいただければ幸いです。

電源スイッチのカスタムSOAダイアグラムはどのように導き出しますか? - KBA234645

何卒、よろしくお願いいたします。

 

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@Sakamoto 様、

1.Ron制限ラインは、Ronを値をもとにひかれております。そのため、通常動作中この値をVds-Idが超えることはありません。
放電時間とVdsの状態によっては下記3つの制限線を超えることがあり、こちらは超過いたしますとデバイス破損もしくは信頼性低下のリスクがございます。
- パッケージ制限
- 最大電力制限(温度変化あり)
- 熱安定性限界(温度変化あり)
各制限線の詳細につきましては下記のアプリケーションノートをご参照ください。
パワーMOSFETのリニアモード動作と安全動作図

2.考え方としてはご理解いただいている通りでございます。
先にコメントさせていただきましたが、実際の回路ではボード上の寄生インダクタならびにESRが大変小さい寄生キャパシタもしくはセラミックコンデンサ等が挿入されているものとみなす必要がございます。
この場合、インダクタンス成分により直列共振回路が構成され、実際にはパルス波印可時にリンギングが起こる可能性がございます。また、ESRの小さい寄生キャパシタはVds印可電圧の増加に寄与します。
おそらく実回路では、SOAを超過することが見込まれ、このことが上記で放電パスの追加を推奨させていただきました背景となります。

3.Ronの温度特性はP.8にございます、Diagram 9:正規化ドレイン-ソースオン抵抗にてご確認いただけます。規格化後のRonの温度特性が記載されており、Tj=175C時のRonは25C時の約2.4倍ほどとなることが読み取れます。

TakashiO_0-1692785170165.png

データシート記載のRon制限ラインはTj_maxでのオン抵抗をにて線引きがされております。この線はRonの値をもとに記載されている条件となり、Tj_Maxより小さい温度ではもう少々広くなります。
詳細は、パワーMOSFETのリニアモード動作と安全動作図, "2.1 SOAリミットライン"をご参照ください。
「Tjが150°C未満であることがわかっている場合、RDS(on)値はTjを下げると減少するため、RDS(on)リミットラインは再び上昇します。」

システム上の最大値と最小値の条件で問題がないことをご確認いただく必要があると存じます。

何卒、よろしくお願いいたします。

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ご回答ありがとうございます。

寄生成分を加味してシミュレーションをしてみたいと思います

 

ちなみに放電パスとはどういった回路でしょうか?

M2の直後に直列の抵抗を入れたりする感じでしょうか?

 

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@Sakamoto 様、

ショートしている状態でFETがONされていることにリスクがございますので、安全面を考慮いたしますとこの状態のFET(M2)はOFFされているべきとなります(電流は抵抗値の小さい経路を流れますので、ONされている場合は放電パスの効果が全くありません)。またM2に対して直列に抵抗を挿入いたしますと負荷電流に応じてLoadの電圧が変動してしまいますので、あまり適切でないかと存じます。

従いまして、Cbalkの電荷をBatteryを取り外した段階ですぐに放電するようにされるよう設計されるのが一般的です。簡単な方法ですとVbat-GND間に単純に抵抗を入れておくことですが、これは常時無駄な消費電力が発生いたしますので、消費電力を気にされるアプリケーションでは下記のようにBatteryが取り外された時だけ動作する放電パスを挿入するケースが多いかと存じます。

TakashiO_0-1692854355552.png

 

何卒、宜しくお願い致します。

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@Sakamoto 様、

本件追加でご質問、ご要望はございますでしょうか?
御座いませんようでしたら、あと2営業日をもってClosedとさせていただきます。

何卒、よろしくお願いいたします。

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