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Enabling Enhanced High-Performance mode in S25FL-S flash memory(S25FL-S flash memoryでEnhanced High-Performance modeを有効にする方法) – KBA236108

Enabling Enhanced High-Performance mode in S25FL-S flash memory(S25FL-S flash memoryでEnhanced High-Performance modeを有効にする方法) – KBA236108

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Enabling Enhanced High-Performance mode in S25FL-S flash memory(S25FL-S flash memoryでEnhanced High-Performance modeを有効にする方法) – KBA236108

Translated by: NXTY_Shirakawa

Original KBA: Enabling Enhanced High-Performance mode in S25FL-S flash memory – KBA236108

フラッシュ・メモリが読み出し専用モードの場合、モード・ビットを使用して、連続読み出しで8つの読み出し命令位相クロック・サイクルを削除します。High-Performance modeは、このモードビットをQuad I/Oコマンドでのみサポートします。Enhanced High-Performanceモードでは、このモードビットの機能が拡張され、QUAD I/O リード、DDR Fast リード、Dual I/O リード、およびDual I/O DDR リードを含む幅広いリードコマンドで使用できるようになりました。

Enhanced High-Performance modeを有効にするには、以下を実行します。

  1. 表1参照:EHPLC(Enhanced High-Performance Latency Cycles)をサポートするデバイスの品番を選択する。
  2. 表2および表3の必要なモードとダミー・サイクルの比較により、SDRおよびDDR Enhanced High-Performanceのモードとダミー・サイクルを決定する。

フラッシュ・メモリは希望の周波数で使用できるようになり、通常のモード・ビット動作と同じように使用することができます。

例えば、S25FL512Sのデータシート(Doc. No.001-98284)の132ページのordering informationを考慮すると、型番のオプションは以下のようになります。

S25FL512SAGBHBA10 は、SDR (Single Data Rate) で 80MHz のクロック速度で動作するデバイスで、A = EHPLC、5 x 5 ボール BGA フットプリント、RESET# および V_IO (Versatile I/O Power Supply) パッケージに収められています。このデバイスは、Dual I/O Readコマンドで4モードサイクルと0ダミーサイクル、Quad I/O Readコマンドで2モードサイクルと4ダミーサイクルを備えています。

Table 1 Model number ordering information of S25FL512S latency type

Package details, RESET# and V_IO support

EHPLC (Enhanced High-Performance Latency Cycles)

HPLC (High-Performance Latency Cycles)

SO footprint

0

9

5x5 ball BGA footprint

2

4

4x6 ball BGA footprint

3

8

SO footprint with RESET#

G

H

SO footprint with RESET# and V_IO

R

Q

5 x 5 ball BGA footprint with RESET# and V_IO

A

7

4 x 6 ball BGA footprint with RESET# and V_IO

B

6

5 x 5 ball BGA footprint with RESET#

C

E

4 x 6 ball BGA footprint with RESET#

D

F

 

Table 2  Mode and dummy cycles differences of latency type in Single Data Rate (SDR)

Frequency (MHz)

LC

Dual I/O Read (BBh, BCh)

Quad I/O Read (EBh, ECh)

   

EHPLC

HPLC

EHPLC

HPLC

   

Mode

Dummy

Mode

Dummy

Mode

Dummy

Mode

Dummy

≤ 50

11

4

0

0

4

2

1

2

1

≤ 80

00

4

0

0

4

2

4

2

4

≤ 90

01

4

1

0

5

2

4

2

4

≤ 104

10

4

2

0

6

2

5

2

5

≤ 133

10

-

-

-

-

-

-

-

-

 

Table 3 Mode and dummy cycles differences of latency type in Double Data Rate (DDR)

Frequency (MHz)

LC

DDR Fast Read (0Dh, 0Eh)

DDR Dual I/O Read (BDh, BEh)

   

EHPLC

HPLC

EHPLC

HPLC

   

Mode

Dummy

Mode

Dummy

Mode

Dummy

Mode

Dummy

≤ 50

11

4

1

0

4

2

2

0

4

≤ 66

00

4

2

0

5

2

4

0

5

≤ 66

01

4

4

0

6

2

5

0

6

≤ 66

10

4

5

0

7

2

6

0

7

≤ 80

00

4

2

-

-

2

4

-

-

≤ 80

01

4

4

-

-

2

5

-

-

≤ 80

10

4

5

-

-

2

6

-

-

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