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Translation - English: Advance Output Clock with respect to Input Reference Clock Using CY27410 - KBA223753
質問：
入力基準クロックに対して出力クロックを進めるにはどうすればよいですか？
回答：
デザインに2つの独立したブロックがあり、それらのデータが次のブロックで使用されるシナリオを考えてみます。前の2つのブロックのデータには多少の偏りがあり、同期が必要な場合があります。このような状況では、2つのブロックのクロックを調整して、次のブロックのデータの可用性を効果的に変更する必要がある場合があります。
入力基準に対してクロック出力を進めることは、PLLベースの設計で実現できます。これにより、クロック出力にプログラム可能な遅延を導入したり、基準入力クロックに対して出力クロックを同等に進めたりすることもできます。
図1は、サイプレスのCY27410ファミリのクロックジェネレータを使用したこの実装の例を示しています。
図1. PLLへの入力としての出力クロックのフィードバック
DLYブロックは、0〜4サイクルの遅延用にプログラムできます。ここで、1サイクルは（f cvo）/ 2です。ここで、fcvoはPLLのVCOブロック周波数です。これらのオプションは、ClockWizard2.1以降を使用して設定を生成するときに使用できます。推奨されるアプローチは、PLLを最大遅延出力にロックして、遅延の少ない出力チャネルが時間の早い段階で来るようにすることです。
CY27410の場合、OUT11を基準出力と見なし、遅延乗数は{0x、1x、2x、3x、4x}の範囲の値を取り、周波数選択（FS）のプロファイル番号を{100、011、010、 001、000}、OUT14の遅延を一定に保ち、4xサイクルの最大乗数値を維持します。
図2. プロファイルの変更によって達成可能なクロックの進歩の範囲
| フィードバック（OUT14） | Ref CLK（OUT11） | 達成された遅延 （w.r.t. Feedback、∆d） |
FS000 | x4 | x4 | 0ユニット |
FS001 | x4 | x3 | -1ユニット |
FS010 | x4 | x2 | -2ユニット |
FS011 | x4 | x1 | -3ユニット |
FS100 | x4 | x0 | -4ユニット |
設定例：
- 基準入力60MHz、IN1で適用
- PLL1 f VCO = 2400 MHz
- IN2を介してPLL1へのフィードバックとして取得されたOUT14（遅延乗数x4付き）
- OUT11には、FSプロファイルの変化に伴う遅延乗数の変化があります。
図3. 基準入力クロックに関して達成されたOUT11の進み
| フィードバック（OUT14） | Ref CLK（OUT11） | 達成された遅延 （w.r.t. Feedback、∆d = 0.833 ns | OUT11（測定値）の前進 |
FS000 | x4 | x4 | 0ユニット | 0.062 ns 図4を参照してください |
FS001 | x4 | x3 | -1ユニット | 0.789 ns 図5を参照してください |
FS010 | x4 | x2 | -2ユニット | 1.647 ns 図6を参照してください |
FS011 | x4 | x1 | -3ユニット | 2.481 ns 図7を参照してください |
FS100 | x4 | x0 | -4ユニット | 3.313 ns 図8を参照してください |
図4. 前進なし（4xでOUT11、4xでOUT14）プロファイルFS000
図5. 1x前進（3xでOUT11、4xでOUT14）プロファイルFS001
図6. 2x前進（2xでOUT11、4xでOUT14）プロファイルFS010
図7. 3x前進（1xでOUT11、4xでOUT14）プロファイルFS011
図8.4x前進（0xでOUT11、4xでOUT14）プロファイルFS100
