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RefreshCollision.PNG

 

1。 时序图显示了写入周期期间的刷新冲突。 RWDS 更改了 mid 命令。 这是预期的行为还是模拟错误? 采样 RWDS 以延长延迟的理想点在哪里? 数据表中尚不清楚。

2。在过去的帖子中,我的问题导致verilog模型在刷新碰撞方面进行了更新。 我最近下载了标有4.0的最新型号,发现它不是英飞凌亲自在这个论坛上提供的最新型号。

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/Hyper-RAM/HyperRAM-Refresh-Collision-Verilog-Model/td-p/664017

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你好 @GeFu_3059156

你指的是下面的社区话题吗?

https://community.infineon.com/t5/Hyper-RAM/HyperRAM-RWDS-Refresh-Collision-Timing/m-p/404738#M320

你要找的 Verilog 型号是同一部分的吗? 如果没有,请与我分享这部分编号。

最诚挚的问候,

Aadesh

 

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/Hyper-RAM/HyperRAM-Refresh-Collision-Verilog-Model/m-p/664393

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