Hi,
I tried translating this KBA89153 into Japanese.
Nature of Clock Phase Jitter in DDR/QDR™ Sync SRAM – KBA89153
https://community.cypress.com/docs/DOC-10901
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タイトル：
DDR/QDR™同期SRAMのクロック位相ジッターの性質 - KBA89153
質問：
DDR / QDR™Sync SRAMのtKC Var（クロック位相ジッター）で指定されているジッターのタイプは何ですか？
回答：
QDRコンソーシアムは、入力クロックの位相ジッターをcycle-to-cycleジッターとして正式に指定しています。
cycle-to-cycleジッターは、隣接する2つのクロックサイクル間のクロック周期測定値の変化を測定します。数学的には、サイクル間ジッタは次のように表すことができます。
Tcycle(n)–Tcycle(n+1)
ここで、Tcycle(n)およびTcycle(n+1)は、制御されたエッジで測定された2つの隣接するサイクルです。
入力クロックKのさまざまなサイクルを示す次の図を考えます。
QDR/DDR Sync SRAMが250 MHzで動作するとします。
その場合、Kクロック周期は理想的には4 nsにする必要があります。
・ジッタがゼロの場合、Tcycle(n)= Tcycle(n+1)= 4 ns
・Tcycle(n)=4 nsおよびTcycle(n+1)=3.9 nsの場合、ジッターは(4ns-3.9ns=0.1nsになります。
この計算されたジッタは、適切な動作のためにデータシートで指定されたtKC Varパラメータ以下である必要があります。
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BR,
Takano
