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嗨,英菲尼翁

正如標題所說,我遇到了“Vddk”的問題,我使用下一個公式來配置“Vddk”,但有些產品(不是全部,同一程式)當環境溫度升高時會超過閾值(±2%),而計算值接近低邊界嗎? 你能給我一些建議嗎? 謝謝

_0-1713776077211.png

 

1 解決方案
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你好,我們嘗試一下,但也有錯誤,我們計算Act電壓(8次平均值)和Ref電壓(也是平均值),仍然錯誤。 我們計劃將偏差改為5%

_0-1715740331957.png

 

在原始文章中檢視解決方案

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@錢女有

EDSADC 的這個溫度問題在TC3xx 使用手冊第 2 部分中得到解決,其中推薦了一種校準演算法:

Ulises_L_0-1713826476568.png

為了對溫度漂移進行補償,建議在操作期間進行重複校準:

Ulises_L_1-1713826476571.png
有關如何開發 EDSADC 校準的更多信息,請參閱 EDSADC 章節的 33.4.7 校準支援部分。

BR,
尤利塞斯

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/AURIX/Enhanced-Versatile-Analog-to-Digital-Converter-EVADC/m-p/744478

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好的~我注意到了,但是 EDSADC 和 EVADC,這兩個都一樣嗎? 我在第33.4.7章中找不到“Vddk”的任何資訊。

另一方面,根據32.12.5,UCB中儲存的VDDKC和DVDDK(用於計算Vddk),我們只是讀取它,我們如何校準?

_0-1713835709887.png

 

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/AURIX/Enhanced-Versatile-Analog-to-Digital-Converter-EVADC/m-p/744526

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@錢女有

EDSADC 和 EVADC,這兩個相同嗎?

它們不一樣,抱歉我的誤解,

VDDKC 和 DVDDK 參數是在生產過程中獲得的並儲存在片內 Flash 中,這表示它們的值無法變更。

對於 5V Vddm 和 Varef,EVADC Vddk 偏差 (dVddk) 指定為 -+2%。
然而,當我們測量 Vddk 值時,我們還必須額外考慮 EVADC 本身的 TUE 和 ENRMS 鼻子誤差。

Ulises_L_0-1713905037974.png

由 TUE 和 ENRMS (x3 sigma) 引起的 EVADC 誤差計算如下:
4LSB + 1LSB * 3 = 7LSB = -+8.4mV。

此外,為了解決極端情況,我們必須考慮以下錯誤:
當我們計算 Vddk 參考值時,DTS 溫度感測器為 -+4 度。

Ulises_L_1-1713905037977.png

DTS 造成的誤差計算如下:
-+ (DVDDK * 4),對於 DVDDK = 0x14C = 332 uV/K,偏差為 -+( 332 * 4 ) = -+1.32mV。

因此,我們必須考慮的總附加偏差是 -+8.4mV 和 -+1.32mV 總和,即 -+9.72mV。
SW 中的最小/最大閾值邊界計算應透過此附加偏差進行擴展。
在最壞的情況下(當 DVDDK = 500uV/K + TUE + ENRMS 時),總附加偏差約為 Vddk 的 1%。
因此,我們建議將絕對 Vddk 偏差指定為 +-3%。

BR,
尤利塞斯

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/AURIX/Enhanced-Versatile-Analog-to-Digital-Converter-EVADC/m-p/745508

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非常感謝,實際上我們設定偏差+-3%來做同樣的測試(+-2%失敗後),但也失敗了,我們注意到實際的“vddk”隨著溫度的升高而減小,我知道這意味著參數DVDDK是負值,但我們所有失敗的產品都有同樣的問題。有什麼原因導致這種情況嗎?我們現在必須將範圍擴大到+-5%,可以嗎?順便問一下,我們使用別名功能選擇了CH29(從CH0),這會產生影響嗎?

smartconx_target@Q!w2e3r4t5y6u7i8o9p0||/t5/AURIX/Enhanced-Versatile-Analog-to-Digital-Converter-EVADC/m-p/745702

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@錢女有

您能否分享您正在使用的設備,看看是否有有關此問題的一些記錄資訊?

BR,
尤利塞斯


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TC364DP64F300FAAKXUMA1,這個名字。

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@錢女有

您使用的參考電壓範圍是否低於 4.5V ((V_AREF - V_AGND) <= 4.5 V),在這種情況下,您可以在AURIX ™ TC36x 勘誤表中找到 ,以下關於 ADC 精度參數修改的說明:

Ulises_L_0-1714163730972.png

這意味著在這種情況下閾值也會增加,並且可能是偏差增量的另一個可能原因。

BR,
尤利塞斯

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實際上我們使用5V作為參考電壓,來自TLF35584,它提供獨立的參考電壓

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@錢女有

您能否提供您的測量資訊:
- 測量的溫度值
-預期V_DDK的計算
-V_DDK結果

BR,
尤利塞斯

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抱歉遲到了,解釋一下:

BandgapVoltage 表示期望的 VDDK 值

下限/上限電壓表示預期範圍(3%偏差)

VrefAct表示計算出的VDDK結果

PcbTemp_degC 表示溫度

正如您所看到的,VDDK 的行為非常接近下限(不僅是該晶片),並且它將超過下限,例如 80degC(及以上)。

_0-1714973146596.png

_1-1714973165431.png

 

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@錢女有

為了計算預期 VDDK 值的帶隙電壓,您使用的是測量溫度還是內部晶片溫度感測器的結果?
對於這種情況,預期的 VDDK 值應基於暫存器 DTSSTAT.RESULT 提供的內部晶片溫度結果,然後透過以下公式將該值轉換為 °C:
T_J(°C)=[結果/G_nom]-273.15,
其中 G_nom=7.505

BR,
尤利塞斯

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是的,我們這樣做,圖中的 PCBTemp 只是用於其他應用,但不用於 VDDK...

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我們可以只設定偏差+-5%嗎?風險有多高?

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@钱女有

我已經與專家團隊一起審查了這個問題,他們評論說,除了 ADC 和 DTS 固有精度之外,Varef 還可能影響 Vddk 測量精度。 理想情況下,應估計 Varef 軌上的峰峰值漣波並將其包含在最小/最大邊界計算中。
為了最大限度地減少 Varef 漣波和雜訊影響並提高 Vddk 測量的可靠性,建議將取樣時間設為 >=1us,並對多個連續 Vddk 測量(至少 8 個樣本)進行平均。

BR,
尤利塞斯

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好的~我們會努力的

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你好,我們嘗試一下,但也有錯誤,我們計算Act電壓(8次平均值)和Ref電壓(也是平均值),仍然錯誤。 我們計劃將偏差改為5%

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