Static Timing Analysis

Project : Design01
Build Time : 08/09/19 21:27:00
Device : CY8C4246PVI-DS402
Temperature : -40C - 85C
VDDD : 3.30
VDDD_0 : 3.30
VDDD_1 : 3.30
VDDQ_0 : 3.30
Voltage : 3.3
Expand All | Collapse All | Show All Paths | Hide All Paths
+ Timing Violation Section
No Timing Violations
+ Clock Summary Section
Clock Domain Nominal Frequency Required Frequency Maximum Frequency Violation
CyHFClk CyHFClk 48.000 MHz 48.000 MHz N/A
SysTickCLK CyHFClk 255.319 kHz 255.319 kHz 55.145 MHz
CyILO CyILO 40.000 kHz 40.000 kHz N/A
CyIMO CyIMO 48.000 MHz 48.000 MHz N/A
CyLFClk CyLFClk 40.000 kHz 40.000 kHz N/A
CySysClk CySysClk 48.000 MHz 48.000 MHz N/A
+ Register to Register Section
+ Setup Subsection
Path Delay Requirement : 3916.67ns(255.319 kHz)
Source Destination FMax Delay (ns) Slack (ns) Violation
\SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_0 55.145 MHz 18.134 3898.533
Type Location Fanout Instance/Net Source Dest Delay (ns)
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ \SysTick:TimerUDB:sT8:timerdp:u0\/clock \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb 3.850
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_0 2.764
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ SETUP 11.520
Clock Skew 0.000
\SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_1 59.109 MHz 16.918 3899.749
Type Location Fanout Instance/Net Source Dest Delay (ns)
controlcell1 U(0,1) 1 \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/clock \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 2.580
Route 1 \SysTick:TimerUDB:control_7\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_1 2.818
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ SETUP 11.520
Clock Skew 0.000
\SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:rstSts:stsreg\/status_0 72.072 MHz 13.875 3902.792
Type Location Fanout Instance/Net Source Dest Delay (ns)
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ \SysTick:TimerUDB:sT8:timerdp:u0\/clock \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb 3.850
Route 1 \SysTick:TimerUDB:per_zero\ \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:status_tc\/main_1 2.791
macrocell1 U(0,1) 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/main_1 \SysTick:TimerUDB:status_tc\/q 3.350
Route 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/q \SysTick:TimerUDB:rstSts:stsreg\/status_0 2.314
statusicell1 U(0,1) 1 \SysTick:TimerUDB:rstSts:stsreg\ SETUP 1.570
Clock Skew 0.000
\SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:rstSts:stsreg\/status_0 79.020 MHz 12.655 3904.012
Type Location Fanout Instance/Net Source Dest Delay (ns)
controlcell1 U(0,1) 1 \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/clock \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 2.580
Route 1 \SysTick:TimerUDB:control_7\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:status_tc\/main_0 2.841
macrocell1 U(0,1) 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/main_0 \SysTick:TimerUDB:status_tc\/q 3.350
Route 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/q \SysTick:TimerUDB:rstSts:stsreg\/status_0 2.314
statusicell1 U(0,1) 1 \SysTick:TimerUDB:rstSts:stsreg\ SETUP 1.570
Clock Skew 0.000
+ Hold Subsection
Source Destination Slack (ns) Violation
\SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_1 4.858
Type Location Fanout Instance/Net Source Dest Delay (ns)
controlcell1 U(0,1) 1 \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/clock \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 2.040
Route 1 \SysTick:TimerUDB:control_7\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_1 2.818
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ HOLD 0.000
Clock Skew 0.000
\SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_0 6.034
Type Location Fanout Instance/Net Source Dest Delay (ns)
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ \SysTick:TimerUDB:sT8:timerdp:u0\/clock \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb 3.270
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:sT8:timerdp:u0\/cs_addr_0 2.764
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ HOLD 0.000
Clock Skew 0.000
\SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:rstSts:stsreg\/status_0 8.545
Type Location Fanout Instance/Net Source Dest Delay (ns)
controlcell1 U(0,1) 1 \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/clock \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 2.040
Route 1 \SysTick:TimerUDB:control_7\ \SysTick:TimerUDB:sCTRLReg:SyncCtl:ctrlreg\/control_7 \SysTick:TimerUDB:status_tc\/main_0 2.841
macrocell1 U(0,1) 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/main_0 \SysTick:TimerUDB:status_tc\/q 3.350
Route 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/q \SysTick:TimerUDB:rstSts:stsreg\/status_0 2.314
statusicell1 U(0,1) 1 \SysTick:TimerUDB:rstSts:stsreg\ HOLD -2.000
Clock Skew 0.000
\SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:rstSts:stsreg\/status_0 9.725
Type Location Fanout Instance/Net Source Dest Delay (ns)
datapathcell1 U(0,1) 1 \SysTick:TimerUDB:sT8:timerdp:u0\ \SysTick:TimerUDB:sT8:timerdp:u0\/clock \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb 3.270
Route 1 \SysTick:TimerUDB:per_zero\ \SysTick:TimerUDB:sT8:timerdp:u0\/z0_comb \SysTick:TimerUDB:status_tc\/main_1 2.791
macrocell1 U(0,1) 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/main_1 \SysTick:TimerUDB:status_tc\/q 3.350
Route 1 \SysTick:TimerUDB:status_tc\ \SysTick:TimerUDB:status_tc\/q \SysTick:TimerUDB:rstSts:stsreg\/status_0 2.314
statusicell1 U(0,1) 1 \SysTick:TimerUDB:rstSts:stsreg\ HOLD -2.000
Clock Skew 0.000