Static Timing Analysis

Project : Hammy
Build Time : 05/16/18 12:39:18
Device : CYBLE-022001-00
Temperature : -40C - 85C
VDDA : 5.00
VDDA_CTB : 5.00
VDDD_0 : 5.00
VDDIO_0 : 5.00
VDDIO_1 : 5.00
VDDIO_2 : 5.00
VDDR_BGLS : 5.00
VDDR_HF : 5.00
VDDR_HLS : 5.00
VDDR_LF : 5.00
VDDR_SYN : 5.00
Voltage : 5.0
Expand All | Collapse All | Show All Paths | Hide All Paths
+ Timing Violation Section
No Timing Violations
+ Clock Summary Section
Clock Domain Nominal Frequency Required Frequency Maximum Frequency Violation
CyECO CyECO 24.000 MHz 24.000 MHz N/A
CyHFClk CyHFClk 48.000 MHz 48.000 MHz N/A
SPI_SCBCLK CyHFClk 16.000 MHz 16.000 MHz N/A
UART_SCBCLK CyHFClk 695.652 kHz 695.652 kHz N/A
CyILO CyILO 32.000 kHz 32.000 kHz N/A
CyIMO CyIMO 48.000 MHz 48.000 MHz N/A
CyLFClk CyLFClk 32.768 kHz 32.768 kHz N/A
CyRouted1 CyRouted1 48.000 MHz 48.000 MHz N/A
CySysClk CySysClk 48.000 MHz 48.000 MHz N/A
CyWCO CyWCO 32.768 kHz 32.768 kHz N/A
SPI_SCBCLK(FFB) SPI_SCBCLK(FFB) 16.000 MHz 16.000 MHz N/A
UART_SCBCLK(FFB) UART_SCBCLK(FFB) 695.652 kHz 695.652 kHz N/A