Project : | SR_FlipFlop |
Build Time : | 08/09/12 20:37:31 |
Device : | CY8C5568AXI-060 |
Temperature : | -40C - 85C |
Vio0 : | 5.0 |
Vio1 : | 5.0 |
Vio2 : | 5.0 |
Vio3 : | 5.0 |
Voltage : | 5.0 |
Clock | Type | Nominal Frequency | Required Frequency | Maximum Frequency | Violation |
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ClockBlock/clk_bus | Async | 24.000 MHz | 24.000 MHz | N/A | |
CyBUS_CLK | Sync | 24.000 MHz | 24.000 MHz | N/A | |
CyILO | Async | 1.000 kHz | 1.000 kHz | N/A | |
CyIMO | Async | 3.000 MHz | 3.000 MHz | N/A | |
CyMASTER_CLK | Sync | 24.000 MHz | 24.000 MHz | N/A | |
CyPLL_OUT | Async | 24.000 MHz | 24.000 MHz | N/A |
Source | Destination | Delay (ns) | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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Pin_1(0)/fb | Pin_2(0)_PAD | 48.494 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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